從一行 Verilog 到一片晶圓:先進製程背後，EDA 軟體才是真正的隱形冠軍

凌晨三點，新竹某設計公司的伺服器機房燈還亮著。裡面跑的不是 AI 模型，而是一套要價數百萬美元授權費的 EDA 軟體，正在把工程師寫下的數百萬行程式碼，轉換成能在 3 奈米製程上量產的電路布局。這一步，可能要跑上好幾天。

大多數人以為晶片設計是天才工程師拿筆畫電路。剛好相反。現代晶片設計比較像寫軟體，只是「編譯器」輸出的不是執行檔，而是一張交給台積電的光罩圖。這套編譯工具，就是 EDA（電子設計自動化），全球市場由 Synopsys、Cadence 等少數公司壟斷。沒有它，3 奈米根本無從談起。

步驟 1:用 Verilog「寫」出硬體，不是畫出來

工程師第一步用的是硬體描述語言（HDL），主流是 Verilog。舉個例子，一行 assign y = a & b;，描述的不是依序執行的指令，而是一個「永久存在」的及閘——a 和 b 一變，y 立刻跟著變。這是軟體工程師最需要換腦的地方:所有程式碼是並行的、同時發生的。一顆先進晶片的 HDL 程式碼，量級以數百萬行起跳。

步驟 2:邏輯合成，把程式碼變成電晶體組合

接著，合成軟體把 Verilog「編譯」成由標準邏輯閘組成的網表（netlist）。這一步的本質是組合最佳化問題:同樣的邏輯功能，可以用上百種電路實作，面積、耗電、延遲各不同。EDA 工具要在指數級的搜尋空間裡找折衷解。這也是為什麼業內普遍認為，製程往前推一個世代，EDA 演算法的複雜度就跳一階。

步驟 3:布局繞線，一場億級變數的排列組合賽

最硬的一仗是實體設計。把數百億個電晶體擺進幾百平方毫米的晶片面積，再決定所有連線怎麼走——這是經典的 NP 難題。繞線用的演算法，血統可追溯到 1960 年代的圖論與李氏演算法（Lee's maze routing），今天的工具仍建立在同樣的第一原理上，只是規模放大了九個數量級。訊號走線每多一微米，延遲就多一分，在高頻時脈下，繞線長短直接決定晶片能不能開機。

步驟 4:驗證佔掉七成工時，因為改錯成本是天文數字

軟體有 bug 可以發補丁，晶片不行。光罩一套動輒以千萬美元計，設計錯誤流片後才發現，等於整批報廢。因此驗證與模擬佔據整個設計流程最大比例的工時——從功能模擬、時序分析到功耗評估，每一關都是把「可能出錯的未來」提前在軟體裡跑一遍。

看懂流程，就看懂了地緣風險

這條從 Verilog 到光罩的流水線，解釋了兩件事:為什麼先進製程的門檻不只是台積電的機台，還包括少數美系 EDA 廠的授權；以及為什麼各界急著推開源 EDA（如 OpenROAD 計畫）——想把這條工具鏈從黑盒子變成公共財。

下一代晶片的戰爭，一半在無塵室裡，另一半，在那些跑了好幾天還沒結束的伺服器上。